Large Language Models for 3D IC Space Planning

📄 arXiv: 2509.22716v1 📥 PDF

作者: Hung-Ying Chu, Guan-Wei Chen, Shao-Yu Wei, Yu-Cheng Lin

分类: cs.RO

发布日期: 2025-09-24

备注: Accepted at AICCC 2025

💡 一句话要点

提出基于大语言模型的3D IC空间规划方法，优化芯片布局。

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 3D IC 空间规划 大语言模型 芯片布局 后序切片树

📋 核心要点

  1. 传统3D IC空间规划方法在高复杂度设计中面临死区面积大、效率低等问题。
  2. 利用LLM学习空间规划策略，通过后序切片树保证布局合法性，并优化死区面积。
  3. 实验表明，该方法在效率、合法性和死区面积减少方面表现良好，部分案例实现零死区。

📝 摘要（中文）

本研究探索了使用大型语言模型（LLM）进行三维集成电路（3D IC）空间规划的方法，旨在解决二维设计的扩展限制，实现更高的集成密度、更短的互连和更高的性能。通过后序切片树表示，该方法保证了合法的空间规划，并力求最小化死区面积。研究人员在大型合成数据集上对开源LLM进行了微调，并在MCNC导出的3D基准上进行了评估。实验结果表明，所提出的框架在运行效率、合法性和死区面积减少之间取得了良好的平衡，在实际运行时间内，很大一部分测试用例获得了零死区布局。该方法推广到MCNC案例（如ami33和ami49），但更大和不规则的实例仍然具有挑战性。该方法还显示出跨领域应用的潜力，包括物流和3D对象放置，在这些领域中，空间效率至关重要。总的来说，结果表明，基于LLM的空间规划可以作为传统电子设计自动化（EDA）方法的补充，为可扩展的3D布局生成提供新的见解。

🔬 方法详解

问题定义：论文旨在解决3D IC设计中日益增长的复杂性带来的空间规划问题。传统方法在处理大规模和复杂布局时，容易产生大量的死区面积，导致芯片性能下降和成本增加。现有方法在效率和优化效果上存在瓶颈，难以满足高性能3D IC设计的需求。

核心思路：论文的核心思路是利用大型语言模型（LLM）强大的学习和推理能力，学习有效的空间规划策略。通过将空间规划问题转化为序列生成问题，LLM可以预测最优的布局方案，从而减少死区面积并提高芯片性能。后序切片树表示保证了生成的布局方案的合法性。

技术框架：该框架主要包含以下几个阶段：1) 数据集生成：构建大规模的合成数据集，用于训练LLM。2) 模型微调：使用合成数据集对开源LLM进行微调，使其适应3D IC空间规划任务。3) 布局生成：使用微调后的LLM生成布局方案，通过后序切片树表示保证布局合法性。4) 评估与优化：评估生成的布局方案的死区面积和性能，并进行迭代优化。

关键创新：该方法最重要的创新点在于将LLM引入到3D IC空间规划领域，利用LLM强大的学习能力来优化布局方案。与传统的基于规则或优化的方法相比，该方法可以学习更复杂的布局策略，并具有更好的泛化能力。此外，使用后序切片树表示保证了布局的合法性，避免了传统方法中需要进行复杂约束求解的问题。

关键设计：论文使用开源LLM作为基础模型，并使用大规模合成数据集进行微调。数据集包含大量的3D IC布局样本，每个样本都表示为一个后序切片树。损失函数采用交叉熵损失函数，用于训练LLM预测最优的布局方案。模型的输入是当前布局状态的表示，输出是下一步的布局操作。通过迭代生成布局操作，最终得到完整的布局方案。

📊 实验亮点

实验结果表明，该方法在MCNC基准测试中取得了良好的效果，在运行效率、布局合法性和死区面积减少之间实现了平衡。在实际运行时间内，该方法在很大一部分测试用例中获得了零死区布局。此外，该方法还成功推广到MCNC案例（如ami33和ami49），证明了其泛化能力。

🎯 应用场景

该研究成果可应用于高性能3D IC设计、芯片布局优化等领域，有助于提高芯片集成度、降低功耗、提升性能。此外，该方法还具有跨领域应用的潜力，例如在物流仓储、3D对象放置等需要高效空间利用的场景中，可以借鉴该方法进行优化。

📄 摘要（原文）

Three-dimensional integrated circuits (3D ICs) have emerged as a promising solution to the scaling limits of two-dimensional designs, offering higher integration density, shorter interconnects, and improved performance. As design complexity increases, effective space planning becomes essential to reduce dead space and ensure layout quality. This study investigates the use of large language models (LLMs) for 3D IC space planning through a post-order slicing tree representation, which guarantees legal space plans while aiming to minimize dead space. Open-source LLMs were fine-tuned on large-scale synthetic datasets and further evaluated on MCNC-derived 3D benchmarks. Experimental results indicate that the proposed framework achieves a favorable balance between runtime efficiency, legality, and dead-space reduction, with zero-dead-space layouts obtained in a significant portion of test cases under practical runtime budgets. Beyond synthetic benchmarks, the method generalizes to MCNC cases such as ami33 and ami49, though larger and irregular instances remain challenging. The approach also shows potential for cross-domain applications, including logistics and 3D object placement, where spatial efficiency is critical. Overall, the results suggest that LLM-based space planning can serve as a data-driven complement to traditional electronic design automation (EDA) methods, providing new insights for scalable 3D layout generation.