Large Language Models for 3D IC Space Planning

📄 arXiv: 2509.22716v1 📥 PDF

作者: Hung-Ying Chu, Guan-Wei Chen, Shao-Yu Wei, Yu-Cheng Lin

分类: cs.RO

发布日期: 2025-09-24

备注: Accepted at AICCC 2025

💡 一句话要点

提出基于大语言模型的3D IC空间规划方法，优化芯片布局。

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 3D IC 空间规划 大语言模型 后序切片树 芯片布局

📋 核心要点

  1. 传统3D IC空间规划方法难以应对日益增长的设计复杂性，导致死区空间增加和布局质量下降。
  2. 利用大型语言模型学习空间规划策略，通过后序切片树表示保证布局合法性，并最小化死区空间。
  3. 实验表明，该框架在运行时效率、布局合法性和死区空间减少方面表现良好，并在部分测试用例中实现零死区空间。

📝 摘要（中文）

本研究探索了使用大型语言模型（LLM）进行三维集成电路（3D IC）空间规划的方法。3D IC通过提供更高的集成密度、更短的互连和更高的性能，成为了解决二维设计扩展限制的有前景的方案。随着设计复杂性的增加，有效的空间规划对于减少死区空间和确保布局质量至关重要。本研究通过后序切片树表示，研究了使用LLM进行3D IC空间规划，该方法保证了合法的空间规划，同时旨在最小化死区空间。在大型合成数据集上对开源LLM进行了微调，并在MCNC衍生的3D基准上进一步评估。实验结果表明，所提出的框架在运行时效率、合法性和死区空间减少之间取得了良好的平衡，在实际运行时预算下，在很大一部分测试用例中获得了零死区空间布局。除了合成基准之外，该方法推广到诸如ami33和ami49之类的MCNC案例，尽管更大和不规则的实例仍然具有挑战性。该方法还显示出跨领域应用的潜力，包括物流和3D对象放置，在这些领域中，空间效率至关重要。总的来说，结果表明，基于LLM的空间规划可以作为传统电子设计自动化（EDA）方法的以数据驱动的补充，为可扩展的3D布局生成提供新的见解。

🔬 方法详解

问题定义：论文旨在解决3D IC设计中日益严峻的空间规划问题。传统的空间规划方法，例如基于启发式的算法，难以在高复杂度的设计中找到最优解，导致芯片上存在大量的死区空间，降低了芯片的性能和集成度。这些方法通常需要人工干预，耗时且容易出错。

核心思路：论文的核心思路是利用大型语言模型（LLM）强大的学习和推理能力，将空间规划问题转化为一个序列生成问题。通过训练LLM学习空间规划的规则和策略，使其能够自动生成高质量的布局方案。这种方法避免了传统启发式算法的盲目搜索，能够更有效地找到全局最优解。

技术框架：该框架主要包含以下几个阶段：1) 数据集生成：构建大规模的合成数据集，用于训练LLM。数据集包含大量的3D IC布局方案及其对应的后序切片树表示。2) 模型训练：使用开源LLM，例如GPT系列，在合成数据集上进行微调。3) 布局生成：给定一个3D IC设计，使用训练好的LLM生成其对应的后序切片树表示。4) 布局实现：将后序切片树表示转化为实际的3D IC布局。

关键创新：该论文的关键创新在于将大型语言模型应用于3D IC空间规划问题。与传统的基于启发式算法的方法相比，该方法能够自动学习空间规划的规则和策略，避免了人工干预，提高了布局效率和质量。此外，使用后序切片树表示保证了布局的合法性，避免了布局冲突。

关键设计：论文使用后序切片树来表示3D IC布局。后序切片树是一种树状结构，其中每个节点表示一个切片操作，叶子节点表示一个模块。通过后序遍历切片树，可以得到一个唯一的布局方案。论文使用交叉熵损失函数来训练LLM，目标是最小化预测的后序切片树与真实后序切片树之间的差异。论文还探索了不同的LLM架构和训练策略，以提高模型的性能。

📊 实验亮点

实验结果表明，该方法在MCNC基准测试中取得了良好的效果，在运行时效率、布局合法性和死区空间减少之间取得了平衡。在实际运行时预算下，该方法在很大一部分测试用例中获得了零死区空间布局。此外，该方法能够推广到诸如ami33和ami49之类的MCNC案例，证明了其泛化能力。

🎯 应用场景

该研究成果可应用于高性能计算、人工智能芯片等领域，通过优化3D IC的布局，提高芯片的集成度和性能。此外，该方法还具有跨领域应用的潜力，例如物流仓储、3D物体摆放等需要高效空间利用的场景。未来，该技术有望推动电子设计自动化（EDA）领域的发展，实现更智能、更高效的芯片设计。

📄 摘要（原文）

Three-dimensional integrated circuits (3D ICs) have emerged as a promising solution to the scaling limits of two-dimensional designs, offering higher integration density, shorter interconnects, and improved performance. As design complexity increases, effective space planning becomes essential to reduce dead space and ensure layout quality. This study investigates the use of large language models (LLMs) for 3D IC space planning through a post-order slicing tree representation, which guarantees legal space plans while aiming to minimize dead space. Open-source LLMs were fine-tuned on large-scale synthetic datasets and further evaluated on MCNC-derived 3D benchmarks. Experimental results indicate that the proposed framework achieves a favorable balance between runtime efficiency, legality, and dead-space reduction, with zero-dead-space layouts obtained in a significant portion of test cases under practical runtime budgets. Beyond synthetic benchmarks, the method generalizes to MCNC cases such as ami33 and ami49, though larger and irregular instances remain challenging. The approach also shows potential for cross-domain applications, including logistics and 3D object placement, where spatial efficiency is critical. Overall, the results suggest that LLM-based space planning can serve as a data-driven complement to traditional electronic design automation (EDA) methods, providing new insights for scalable 3D layout generation.