See it to Place it: Evolving Macro Placements with Vision-Language Models

📄 arXiv: 2603.28733 📥 PDF

作者: Ikechukwu Uchendu, Swati Goel, Karly Hou, Ebrahim Songhori, Kuang-Huei Lee, Joe Wenjie Jiang, Vijay Janapa Reddi, Vincent Zhuang

分类: cs.LG

发布日期: 2026-04-07

💡 一句话要点

提出VeoPlace，利用视觉-语言模型进化芯片宏布局，显著降低线长。

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 芯片布局 宏布局 视觉-语言模型 进化算法 物理设计

📋 核心要点

  1. 芯片宏布局是一个复杂的优化任务，现有机器学习方法虽有进展，但缺乏人类设计师的空间推理能力。
  2. VeoPlace利用视觉-语言模型强大的视觉推理能力，引导布局器在芯片画布的子区域进行布局，并通过进化搜索优化。
  3. 实验表明，VeoPlace在多个基准测试中显著优于现有方法，线长减少超过32%，并能推广到分析布局器。

📝 摘要（中文）

本文提出了一种名为VeoPlace（Visual Evolutionary Optimization Placement）的新框架，用于芯片布局规划中的宏布局。该框架利用视觉-语言模型（VLM），无需任何微调，通过将宏放置约束到芯片画布的子区域来指导基础布局器的行为。VLM的提议通过进化搜索策略进行迭代优化，以提高最终布局质量。在开源基准测试中，VeoPlace在10个基准测试中的9个上优于最佳的现有基于学习的方法，峰值线长减少超过32%。此外，VeoPlace推广到分析布局器，在所有8个评估基准上提高了DREAMPlace的性能，增益高达4.3%。该方法为利用基础模型解决复杂物理设计问题的电子设计自动化工具开辟了新的可能性。

🔬 方法详解

问题定义：论文旨在解决芯片物理设计中的宏布局问题。现有基于机器学习的宏布局方法虽然取得了一定的进展，但仍然缺乏人类设计师在布局过程中所依赖的空间推理能力，导致布局质量难以进一步提升。

核心思路：论文的核心思路是利用视觉-语言模型（VLM）强大的视觉推理能力，模拟人类设计师的布局策略。VLM能够理解芯片布局的视觉特征，并根据这些特征提出合理的宏放置建议，从而指导布局器进行更优的布局。

技术框架：VeoPlace框架包含以下主要模块：1) VLM提议模块：利用VLM对芯片布局进行分析，并提出宏放置的子区域建议。2) 基础布局器：根据VLM的建议，在指定的子区域内进行宏放置。3) 进化搜索模块：通过进化算法迭代优化VLM的提议，以提高最终布局的质量。该模块根据布局结果的线长等指标，对VLM的提议进行评估和选择，并生成新的提议。

关键创新：VeoPlace的关键创新在于将视觉-语言模型引入到芯片宏布局问题中，并利用VLM的视觉推理能力来指导布局器的行为。与传统的基于机器学习的方法相比，VeoPlace无需对VLM进行微调，可以直接利用其预训练的知识，从而降低了训练成本和提高了泛化能力。此外，VeoPlace采用进化搜索策略来优化VLM的提议，进一步提高了布局的质量。

关键设计：VeoPlace的关键设计包括：1) VLM的选择：论文选择了具有强大视觉推理能力的VLM，例如CLIP。2) 进化搜索策略：论文采用了遗传算法作为进化搜索策略，并设计了合适的适应度函数和遗传算子。3) 基础布局器的选择：VeoPlace可以与不同的基础布局器结合使用，例如RePlAce和DREAMPlace。

🖼️ 关键图片

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📊 实验亮点

VeoPlace在开源基准测试中取得了显著的性能提升。在10个基准测试中的9个上，VeoPlace优于最佳的现有基于学习的方法，峰值线长减少超过32%。此外，VeoPlace还能够推广到分析布局器，在所有8个评估基准上提高了DREAMPlace的性能，增益高达4.3%。这些实验结果表明，VeoPlace是一种有效的芯片宏布局方法。

🎯 应用场景

VeoPlace具有广泛的应用前景，可用于各种芯片的物理设计，包括CPU、GPU、存储器等。该方法可以显著提高芯片的性能和降低功耗，从而提高电子产品的竞争力。此外，VeoPlace还可以应用于其他需要空间推理的优化问题，例如城市规划、机器人路径规划等。未来，VeoPlace有望成为电子设计自动化工具的重要组成部分。

📄 摘要（原文）

We propose using Vision-Language Models (VLMs) for macro placement in chip floorplanning, a complex optimization task that has recently shown promising advancements through machine learning methods. Because human designers rely heavily on spatial reasoning to arrange components on the chip canvas, we hypothesize that VLMs with strong visual reasoning abilities can effectively complement existing learning-based approaches. We introduce VeoPlace (Visual Evolutionary Optimization Placement), a novel framework that uses a VLM, without any fine-tuning, to guide the actions of a base placer by constraining them to subregions of the chip canvas. The VLM proposals are iteratively optimized through an evolutionary search strategy with respect to resulting placement quality. On open-source benchmarks, VeoPlace outperforms the best prior learning-based approach on 9 of 10 benchmarks with peak wirelength reductions exceeding 32%. We further demonstrate that VeoPlace generalizes to analytical placers, improving DREAMPlace performance on all 8 evaluated benchmarks with gains up to 4.3%. Our approach opens new possibilities for electronic design automation tools that leverage foundation models to solve complex physical design problems.