See it to Place it: Evolving Macro Placements with Vision-Language Models

📄 arXiv: 2603.28733v1 📥 PDF

作者: Ikechukwu Uchendu, Swati Goel, Karly Hou, Ebrahim Songhori, Kuang-Huei Lee, Joe Wenjie Jiang, Vijay Janapa Reddi, Vincent Zhuang

分类: cs.LG

发布日期: 2026-03-30

备注: 31 pages, 11 figures, 14 tables

💡 一句话要点

提出VeoPlace以解决芯片布局中的宏观放置问题

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 视觉-语言模型 芯片布局 宏观放置 进化算法 电子设计自动化 机器学习 优化方法

📋 核心要点

  1. 现有的芯片布局方法在宏观放置方面面临复杂的优化挑战，传统方法难以充分利用空间推理能力。
  2. 本文提出的VeoPlace框架利用视觉-语言模型指导基准放置器的操作，通过进化搜索策略优化放置质量。
  3. 实验结果表明，VeoPlace在9个基准测试中超越了最佳学习方法，导线长度减少超过32%，并提升了DREAMPlace的性能。

📝 摘要（中文）

本文提出利用视觉-语言模型（VLMs）进行芯片布局中的宏观放置，这是一个复杂的优化任务，近年来在机器学习方法上取得了显著进展。由于人类设计师在芯片画布上布置组件时高度依赖空间推理，我们假设具有强大视觉推理能力的VLMs能够有效补充现有的学习方法。我们引入了VeoPlace（视觉进化优化放置），这是一个新颖的框架，利用VLM在不进行微调的情况下，通过约束基准放置器的动作到芯片画布的子区域来指导其操作。VLM的提议通过进化搜索策略进行迭代优化，以提高放置质量。在开源基准测试中，VeoPlace在10个基准中有9个超越了最佳的先前学习方法，峰值导线长度减少超过32%。我们进一步证明VeoPlace能够推广到分析放置器，提升DREAMPlace在所有8个评估基准上的表现，增益高达4.3%。

🔬 方法详解

问题定义：本文旨在解决芯片布局中的宏观放置问题，现有方法在空间推理和优化效率上存在不足，难以满足复杂设计需求。

核心思路：VeoPlace框架利用视觉-语言模型（VLM）在不进行微调的情况下，指导基准放置器的操作，通过约束其在芯片画布的子区域内进行放置，从而提升放置质量。

技术框架：VeoPlace的整体架构包括VLM作为指导模块和基准放置器作为执行模块，采用进化搜索策略对VLM的提议进行迭代优化，确保最终的放置结果符合设计要求。

关键创新：VeoPlace的主要创新在于将视觉-语言模型应用于芯片布局的宏观放置任务，利用其强大的视觉推理能力来增强传统学习方法的效果，这是与现有方法的本质区别。

关键设计：在设计中，VeoPlace不需要对VLM进行微调，直接利用其生成的放置建议，并通过进化算法优化这些建议，确保在多个基准测试中实现显著的性能提升。

🖼️ 关键图片

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📊 实验亮点

VeoPlace在开源基准测试中表现优异，9个基准测试中超越了最佳的学习方法，峰值导线长度减少超过32%。此外，该方法还提升了DREAMPlace在所有8个评估基准上的性能，增益高达4.3%。

🎯 应用场景

该研究的潜在应用领域包括电子设计自动化（EDA）工具，特别是在芯片设计和布局优化中。通过引入视觉-语言模型，VeoPlace为解决复杂的物理设计问题提供了新的思路，可能会在未来的电子产品设计中发挥重要作用。

📄 摘要（原文）

We propose using Vision-Language Models (VLMs) for macro placement in chip floorplanning, a complex optimization task that has recently shown promising advancements through machine learning methods. Because human designers rely heavily on spatial reasoning to arrange components on the chip canvas, we hypothesize that VLMs with strong visual reasoning abilities can effectively complement existing learning-based approaches. We introduce VeoPlace (Visual Evolutionary Optimization Placement), a novel framework that uses a VLM, without any fine-tuning, to guide the actions of a base placer by constraining them to subregions of the chip canvas. The VLM proposals are iteratively optimized through an evolutionary search strategy with respect to resulting placement quality. On open-source benchmarks, VeoPlace outperforms the best prior learning-based approach on 9 of 10 benchmarks with peak wirelength reductions exceeding 32%. We further demonstrate that VeoPlace generalizes to analytical placers, improving DREAMPlace performance on all 8 evaluated benchmarks with gains up to 4.3%. Our approach opens new possibilities for electronic design automation tools that leverage foundation models to solve complex physical design problems.