Verilog-Evolve: Feedback-Driven and Skill-Evolving Verilog Generation

📄 arXiv: 2605.26498v1 📥 PDF

作者: Zehua Pei, Hui-Ling Zhen, Yu Zhang, Sinno Jialin Pan, Mingxuan Yuan, Bei Yu

分类: cs.CL

发布日期: 2026-05-26

💡 一句话要点

Verilog-Evolve：一种反馈驱动和技能演进的Verilog生成框架

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: Verilog生成 大型语言模型 反馈驱动 技能演进 RTL设计 硬件设计 自动化设计

📋 核心要点

  1. 现有Verilog生成方法通常将生成过程视为孤立的采样和功能检查，忽略了RTL设计的实际需求，如可综合性、时序约束和下游硬件目标。
  2. Verilog-Evolve通过反馈驱动的迭代改进和跨任务的技能演进，优化Verilog代码，使其不仅功能正确，而且更易于综合、满足时序要求，并对下游硬件目标更友好。
  3. 实验表明，Verilog-Evolve提高了功能成功率和提升稳定性，并生成了更下游友好的RTL代码，尤其是在GEMM任务中，验证门控的技能演进进一步提升了下游质量。

📝 摘要（中文）

大型语言模型(LLMs)在从自然语言规范生成Verilog代码方面取得了进展，但大多数流程仍然将生成视为孤立的采样，然后进行功能检查。这对于实际的RTL设计是不够的，因为有用的Verilog代码必须是正确的、可综合的、具有时序意识的，并且对下游硬件目标友好。我们提出了Verilog-Evolve，这是一个反馈驱动的框架，用于版本化的Verilog改进和跨会话的技能演进。对于每个任务，Verilog-Evolve生成多样化的小候选版本，使用来自功能仿真、Yosys综合、ABC时序代理和可选GEMM指标的可执行反馈来评估它们，然后根据可配置的评分将最佳候选版本提升为主要版本。为了提高跨任务的性能，该系统维护模块化的技能指导，根据任务和反馈上下文检索技能，并通过创建/改进/跳过决策和验证器报告，从记录的历史中演进候选技能。在VerilogEval和混合精度GEMM任务上的实验表明，Verilog-Evolve提高了最终的功能成功率和提升稳定性，同时在开源综合、时序代理和网表级GEMM目标下，产生了更下游友好的RTL代码。验证门控的技能演进进一步提高了GEMM下游质量，并在评估的技能模式中实现了最佳的下游分数和GEMM留出测试通过率。

🔬 方法详解

问题定义：现有基于LLM的Verilog生成方法主要关注功能正确性，忽略了实际硬件设计的约束，例如可综合性、时序要求以及对下游硬件目标的影响。这些方法通常将Verilog生成视为一个孤立的采样过程，缺乏有效的反馈机制来指导代码的优化和改进。

核心思路：Verilog-Evolve的核心思路是引入一个反馈驱动的迭代优化框架，通过对生成的Verilog代码进行多方面的评估（功能仿真、综合、时序分析等），提取反馈信息，并利用这些反馈信息来指导后续代码的改进。此外，Verilog-Evolve还引入了跨任务的技能演进机制，将不同任务中学习到的经验知识进行积累和迁移，从而提高整体的生成质量。

技术框架：Verilog-Evolve框架包含以下几个主要模块：1) 候选生成器：生成多个Verilog代码的候选版本。2) 评估器：使用功能仿真、Yosys综合、ABC时序代理和可选GEMM指标等工具对候选版本进行评估，并生成反馈信息。3) 选择器：根据评估结果，选择最佳的候选版本作为主要版本。4) 技能管理器：维护模块化的技能指导，根据任务和反馈上下文检索技能，并通过创建/改进/跳过决策和验证器报告，从记录的历史中演进候选技能。

关键创新：Verilog-Evolve的关键创新在于其反馈驱动的迭代优化和跨任务的技能演进机制。传统的Verilog生成方法缺乏有效的反馈机制，难以保证生成的代码满足实际硬件设计的约束。Verilog-Evolve通过多方面的评估和反馈，能够有效地指导代码的改进，使其更加符合实际需求。此外，跨任务的技能演进机制能够将不同任务中学习到的经验知识进行积累和迁移，从而提高整体的生成质量。

关键设计：Verilog-Evolve的关键设计包括：1) 可配置的评分机制，用于根据不同的评估指标对候选版本进行排序。2) 模块化的技能指导，用于根据任务和反馈上下文检索和应用不同的技能。3) 验证门控的技能演进机制，用于确保技能的有效性和可靠性。

🖼️ 关键图片

fig_0

📊 实验亮点

实验结果表明，Verilog-Evolve在VerilogEval和混合精度GEMM任务上均取得了显著的提升。在VerilogEval上，Verilog-Evolve提高了最终的功能成功率和提升稳定性。在GEMM任务上，验证门控的技能演进进一步提高了下游质量，并在评估的技能模式中实现了最佳的下游分数和GEMM留出测试通过率。

🎯 应用场景

Verilog-Evolve可应用于自动化的硬件设计流程，加速RTL代码的开发和优化。它能够帮助硬件工程师快速生成满足功能和性能要求的Verilog代码，并降低设计成本。此外，该框架还可以用于教育领域，帮助学生更好地理解和掌握硬件设计的原理和方法。

📄 摘要（原文）

Large language models (LLMs) have improved Verilog generation from natural-language specifications, but most pipelines still treat generation as isolated sampling followed by functional checking. This is insufficient for practical RTL design, where useful Verilog must be correct, synthesizable, timing-conscious, and friendly to downstream hardware objectives. We present Verilog-Evolve, a feedback-driven framework for versioned Verilog refinement and cross-session skill evolution. For each task, Verilog-Evolve generates diverse minor candidates, evaluates them with executable feedback from functional simulation, Yosys synthesis, ABC timing proxy, and optional GEMM metrics, then promotes the best candidate into a major version under configurable scoring. To improve across tasks, the system maintains modular skill guidance, retrieves skills according to task and feedback context, and evolves candidate skills from logged histories through create/improve/skip decisions and verifier reports. Experiments on VerilogEval and mixed-precision GEMM tasks show that Verilog-Evolve improves final functional success and promotion stability while producing more downstream-friendly RTL under open-source synthesis, timing-proxy, and netlist-level GEMM objectives. Validation-gated skill evolution further improves GEMM downstream quality and achieves the best downstream score and GEMM held-out pass rate among the evaluated skill modes.