AgenticSizing: A Large Language Model-based Multi-Agent Framework for Analog Circuit Sizing
作者: Yijia Hao, Pratibha Verma, Dongxu Guo, Cristian Sestito, Michael O'Boyle, Christos-Savvas Bouganis, Themis Prodromakis
分类: cs.AI, cs.AR
发布日期: 2026-09-22
💡 一句话要点
提出基于大语言模型的多智能体框架以解决模拟电路优化问题
🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)
关键词: 模拟电路优化 大语言模型 多智能体系统 电路拓扑分析 设计知识提取 优化算法 电子设计自动化
📋 核心要点
- 现有的模拟电路优化方法在处理复杂电路时效率低下，缺乏对电路拓扑的深入理解。
- 本文提出的框架通过分析电路拓扑并分解为功能块，利用多智能体协作优化设计变量，模拟专家团队的工作流程。
- 实验结果显示，该方法在复杂电路上取得了显著的优化效果，尤其在LDO基准测试中表现优异。
📝 摘要（中文）
模拟电路优化是一项复杂且耗时的任务，面临着设计空间大、性能权衡强和电路复杂性增加等挑战。尽管近期基于大语言模型的方法在提高样本效率和可解释性方面表现出色，但现有方法往往缺乏明确的电路拓扑理解，并且主要在相对简单的模拟构建块上进行评估。本文提出了一种基于多智能体的大语言模型框架，能够有效处理复杂的模拟电路优化。该框架首先分析电路拓扑，将网表分解为功能块和子结构，并提取轻量级设计知识以供重用。基于提取的拓扑和知识，规划者协调多个角色专门化的优化代理，更新设计变量以满足全局性能规范。该框架在八个电路上进行了验证，最大设计包含55个晶体管和60个优化变量。对于LDO基准，提出的方法在83次迭代中实现了60%的成功率，而传统优化器未能找到可行解。
🔬 方法详解
问题定义：本文旨在解决模拟电路优化中的复杂性和效率问题。现有方法往往缺乏对电路拓扑的理解，导致在复杂设计中表现不佳。
核心思路：提出的框架通过分析电路拓扑并将其分解为功能块，利用多智能体协作来优化设计变量，模拟专家团队的协作过程，从而提高优化效率和可解释性。
技术框架：整体架构包括电路拓扑分析、功能块分解、设计知识提取和多角色优化代理协调四个主要模块。首先分析电路结构，然后提取设计知识，最后通过规划者协调多个专门化的代理进行优化。
关键创新：该框架的创新在于结合了电路拓扑理解与多智能体协作，提供了一种结构化且可解释的优化流程，与传统方法相比，能够更好地处理复杂电路设计。
关键设计：框架中采用了轻量级设计知识提取机制，确保知识的高效重用；同时，优化代理的角色专门化设计使得每个代理能够专注于特定的优化任务，从而提高整体优化效率。
🖼️ 关键图片
📊 实验亮点
实验结果表明，提出的方法在LDO基准测试中实现了60%的成功率，平均迭代次数为83次，而传统优化器未能找到可行解，显示出显著的性能提升。该框架在八个电路上的验证进一步证明了其有效性和实用性。
🎯 应用场景
该研究的潜在应用领域包括电子设计自动化、集成电路设计和智能硬件开发等。通过提高模拟电路的优化效率，该框架能够加速新产品的开发周期，降低设计成本，具有重要的实际价值和广泛的市场前景。
📄 摘要（原文）
Analog circuit sizing remains a challenging and time-consuming task due to the large design space, strong performance trade-offs, and increasing circuit complexity in scaled technologies. Although recent large language model (LLM)-based methods show promise in improving sample efficiency and interpretability, existing approaches often lack explicit circuit-topology understanding and are mainly evaluated on relatively simple analog building blocks. This paper presents a multi-agent LLM-based framework for complex analog circuit sizing. The proposed framework first analyzes the circuit topology and decomposes the netlist into functional blocks and substructures. It also extracts lightweight design knowledge for reuse. Based on the extracted topology and knowledge, a planner coordinates multiple role-specialized sizing agents to update design variables and achieve global performance specifications. This workflow mimics the collaborative process of an expert analog design team and provides a structured, interpretable, and simulation-driven optimization procedure. The framework was validated on eight circuits, with the largest design containing up to 55 transistors and 60 sizing variables. Notably, for the LDO benchmark, the proposed method achieved a 60\% success rate with an average of 83 iterations, where classical optimizers failed to find feasible solutions. Further, ablation studies demonstrate that topology understanding, design-knowledge infusion, and agent specialization provide complementary benefits. The source code is available to support reproducibility.