LLM-Driven Design Space Exploration of FPGA-based Accelerators

📄 arXiv: 2605.05920v1 📥 PDF

作者: Vinamra Sharma, Xingjian Fu, Jude Haris, José Cano

分类: cs.AR, cs.AI, cs.PF

发布日期: 2026-05-07

备注: Accepted to the Workshop on Intelligent System Design (InSyDe) co-located with EuroSys '26

💡 一句话要点

提出SECDA-DSE框架，利用大语言模型驱动FPGA加速器的自动化设计空间探索

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: FPGA加速器 设计空间探索 大语言模型 硬件软件协同设计 高层次综合 自动化设计 检索增强生成

📋 核心要点

  1. FPGA加速器设计空间极其复杂，涉及架构、数据流及存储等多维参数，传统手动探索方法效率低下且极度依赖专家经验。
  2. 提出SECDA-DSE框架，通过集成LLM与结构化探索器，利用RAG和思维链技术实现推理引导下的自动化设计空间搜索。
  3. 实验表明，该框架能自动生成符合Zynq-7000 FPGA时序与资源约束的加速器配置，有效降低了硬件设计的门槛与开发周期。

📝 摘要（中文）

为现代人工智能工作负载设计基于FPGA的加速器，需要处理涵盖架构参数、数据流策略和存储层次结构的复杂设计空间，这一过程既耗时又消耗资源。尽管SECDA方法论通过SystemC仿真和FPGA执行实现了硬件-软件协同设计的加速，但确定最优加速器配置仍需大量人工投入和领域专业知识。本文提出了SECDA-DSE框架，将大语言模型（LLM）集成至SECDA生态系统中，通过构建自动化工具链实现FPGA加速器的设计空间探索（DSE）。SECDA-DSE结合了用于生成配置的结构化DSE探索器、利用检索增强生成（RAG）与思维链（CoT）提示进行推理引导的LLM栈，以及支持持续改进的强化反馈循环。通过对Zynq-7000 FPGA上生成的加速器设计进行高层次综合（HLS）评估，验证了该框架在满足时序与资源约束方面的可行性。

🔬 方法详解

问题定义：FPGA加速器设计空间庞大且非线性，涉及架构参数、数据流策略及存储层次的复杂权衡。现有方法（如SECDA）虽能加速仿真，但寻找最优配置仍需大量人工干预，缺乏自动化决策能力。

核心思路：引入大语言模型作为智能决策引擎，将设计空间探索转化为推理任务。通过LLM的逻辑推理能力，结合历史设计数据与约束条件，实现对加速器配置的智能生成与迭代优化。

技术框架：框架由三部分组成：一是结构化DSE探索器，负责配置生成；二是LLM栈，利用RAG检索相关设计知识，并通过思维链（CoT）引导探索方向；三是反馈循环机制，通过评估结果对LLM进行强化微调，实现持续性能提升。

关键创新：首次将LLM的推理能力与硬件描述语言（HDL）/SystemC仿真流程深度耦合，实现了从“人工调优”到“LLM驱动自动化探索”的范式转变，显著降低了硬件设计的专家依赖。

关键设计：采用检索增强生成（RAG）技术获取领域知识库，利用思维链（CoT）提示词引导模型进行多步推理，并构建了基于高层次综合（HLS）结果的闭环反馈机制，确保生成的配置在物理约束下具备可行性。

🖼️ 关键图片

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📊 实验亮点

研究通过高层次综合（HLS）评估验证了框架的有效性，成功在Zynq-7000 FPGA平台上生成了满足严格时序约束和资源占用限制的加速器配置。实验结果证明了LLM在处理复杂硬件参数空间时的推理能力，能够有效替代部分繁琐的手动调优工作，为自动化硬件设计提供了可行路径。

🎯 应用场景

该研究主要应用于边缘计算、嵌入式AI及定制化硬件加速领域。通过降低FPGA开发门槛，它能显著缩短AI芯片的研发周期，使非硬件专家也能快速部署高性能定制加速器，在自动驾驶、工业物联网等对实时性和能效比要求极高的场景中具有广阔应用前景。

📄 摘要（原文）

Designing field-programmable gate array (FPGA)-based accelerators for modern artificial intelligence workloads requires navigating a large and complex hardware design space encompassing architectural parameters, dataflow strategies, and memory hierarchies, making the process time-consuming and resource-intensive. While the SECDA methodology enables rapid hardware-software co-design of accelerators through SystemC simulation and FPGA execution, identifying optimal accelerator configurations still requires substantial manual effort and domain expertise. This work presents SECDA-DSE, a framework that integrates Large Language Models (LLMs) into the SECDA ecosystem, comprising tools built around SECDA to automate the design space exploration (DSE) of FPGA-based accelerators. SECDA-DSE combines a structured DSE Explorer for generating accelerator configurations with an LLM Stack that performs reasoning-guided exploration using retrieval-augmented generation and chain-of-thought prompting, alongside a feedback loop that enables reinforced fine-tuning for continuous improvement. We demonstrate the feasibility of SECDA-DSE through an initial high-level synthesis based evaluation of a generated accelerator design that meets synthesis timing and resource constraints on an Zynq-7000 FPGA.