VeriGraphi: A Multi-Agent Framework of Hierarchical RTL Generation for Large Hardware Designs

📄 arXiv: 2604.14550v1 📥 PDF

作者: Sazzadul Islam, Tasnim Tabassum, Hao Zheng

分类: cs.AR, cs.AI, cs.LG, cs.MA, cs.PL

发布日期: 2026-04-16

备注: 9 pages, 2 figures, case studies

💡 一句话要点

提出VeriGraphi框架，解决LLM生成大型分层硬件设计Verilog代码的难题

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 硬件设计 RTL生成 大型语言模型 知识图谱 多智能体系统

📋 核心要点

  1. 现有LLM在生成大型分层硬件设计的Verilog代码时，面临上下文丢失、接口错误、连线错误和结构不一致等问题。
  2. VeriGraphi框架通过构建以规范为锚点的知识图谱（HDA），显式编码模块层次、接口、连线和依赖关系，为RTL生成提供结构化指导。
  3. 实验结果表明，VeriGraphi能够可靠地为RISC-V生成分层RTL代码，显著提升LLM在硬件设计方面的能力，并保持功能正确性。

📝 摘要（中文）

大型分层硬件设计的可综合Verilog代码生成对大型语言模型（LLM）来说仍然是一个重大挑战。LLM难以复制人类专家在将复杂规范转换为RTL时所采用的结构化推理。当LLM负责生成分层Verilog代码时，它们经常在模块之间丢失上下文，虚构接口，捏造模块间连线，并且无法保持结构一致性。为了解决这些挑战，我们提出了VeriGraphi，该框架引入了一个以规范为锚点的知识图谱作为驱动RTL生成流程的架构基础。VeriGraphi构建了一个HDA，即结构化知识图谱，它将模块层次结构、端口级接口、连线语义和模块间依赖关系显式地编码为一等图实体和关系。通过对规范进行迭代的多智能体分析构建，该知识图谱在代码生成之前提供了一个确定性的、机器可检查的结构支架。在知识图谱的指导下，一个渐进式编码模块逐步生成伪代码和可综合的RTL代码，同时在每个子模块阶段强制执行接口一致性和依赖正确性。我们在来自美国国家标准与技术研究院的三个代表性规范文档及其相应实现的一个基准上评估了VeriGraphi，并提出了一个RV32I处理器作为详细的案例研究来说明完整的流程。结果表明，VeriGraphi能够以最少的人工干预为RISC-V生成可靠的分层RTL代码，标志着LLM生成的硬件设计的一个重要里程碑，同时保持了强大的功能正确性。

🔬 方法详解

问题定义：论文旨在解决大型语言模型（LLM）在生成大型、分层硬件设计的可综合Verilog代码时遇到的困难。现有方法，即直接使用LLM生成Verilog代码，容易出现模块间上下文丢失、接口幻觉、模块间连线错误以及结构不一致等问题，尤其是在设计复杂度增加和规范文档包含非正式文本、图表时，问题更加严重。

核心思路：论文的核心思路是引入一个以规范为锚点的知识图谱（Knowledge Graph），作为RTL代码生成流程的架构基础。该知识图谱显式地编码了模块层次结构、端口级接口、连线语义和模块间依赖关系，从而为代码生成提供了一个结构化的、机器可检查的支架。通过这种方式，可以避免LLM在生成过程中出现上下文丢失和结构错误等问题。

技术框架：VeriGraphi框架包含以下主要模块：1) 规范分析模块：通过多智能体分析规范文档，提取模块层次、接口信息、连线关系等。2) 知识图谱构建模块：基于规范分析的结果，构建HDA（Hierarchical Design Abstraction），即结构化的知识图谱。3) 渐进式编码模块：在知识图谱的指导下，逐步生成伪代码和可综合的RTL代码，并在每个子模块阶段强制执行接口一致性和依赖正确性。

关键创新：VeriGraphi的关键创新在于使用知识图谱作为RTL生成的结构化指导。与直接使用LLM生成代码的方法相比，VeriGraphi通过显式地编码设计结构和依赖关系，避免了LLM在生成过程中出现上下文丢失和结构错误等问题。此外，多智能体分析规范文档的方式，能够更好地理解非正式的规范描述。

关键设计：HDA知识图谱的设计是关键。它需要能够准确地表示模块层次结构、端口级接口、连线语义和模块间依赖关系。渐进式编码模块的设计也至关重要，它需要在知识图谱的指导下，逐步生成代码，并保证接口一致性和依赖正确性。论文中没有明确提及具体的参数设置、损失函数或网络结构，这部分细节可能属于实现细节或使用了现有的技术。

🖼️ 关键图片

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📊 实验亮点

论文在RISC-V RV32I处理器设计上进行了详细的案例研究，验证了VeriGraphi框架的有效性。实验结果表明，VeriGraphi能够以最少的人工干预生成可靠的分层RTL代码，并保持强大的功能正确性。虽然论文中没有给出具体的性能数据或对比基线，但其成功生成复杂处理器设计的RTL代码，已经证明了其在LLM生成硬件设计方面的重要价值。

🎯 应用场景

VeriGraphi框架可应用于自动化硬件设计流程，降低硬件设计的门槛，加速硬件产品的开发周期。尤其是在定制化芯片设计、领域专用架构设计等领域，可以显著提高设计效率。未来，该框架有望与更强大的LLM结合，实现更高层次的硬件设计自动化，例如从自然语言描述直接生成可综合的硬件代码。

📄 摘要（原文）

Generating synthesizable Verilog for large, hierarchical hardware designs remains a significant challenge for large language models (LLMs), which struggle to replicate the structured reasoning that human experts employ when translating complex specifications into RTL. When tasked with producing hierarchical Verilog, LLMs frequently lose context across modules, hallucinate interfaces, fabricate inter-module wiring, and fail to maintain structural coherence - failures that intensify as design complexity grows and specifications involve informal prose, figures, and tables that resist direct operationalization. To address these challenges, we present VeriGraphi, a framework that introduces a spec-anchored Knowledge Graph as the architectural substrate driving the RTL generation pipeline. VeriGraphi constructs a HDA, a structured knowledge graph that explicitly encodes module hierarchy, port-level interfaces, wiring semantics, and inter-module dependencies as first-class graph entities and relations. Built through iterative multi-agent analysis of the specification, this Knowledge Graph provides a deterministic, machine-checkable structural scaffold before code generation. Guided by the KG, a progressive coding module incrementally generates pseudo-code and synthesizable RTL while enforcing interface consistency and dependency correctness at each submodule stage. We evaluate VeriGraphi on a benchmark of three representative specification documents from the National Institute of Standards and Technology and their corresponding implementations, and we present a RV32I processor as a detailed case study to illustrate the full pipeline. The results demonstrate that VeriGraphi enables reliable hierarchical RTL generation with minimal human intervention for RISC-V, marking a significant milestone for LLM-generated hardware design while maintaining strong functional correctness.