From Concept to Practice: an Automated LLM-aided UVM Machine for RTL Verification

📄 arXiv: 2504.19959 📥 PDF

作者: Junhao Ye, Yuchen Hu, Ke Xu, Dingrong Pan, Qichun Chen, Jie Zhou, Shuai Zhao, Xinwei Fang, Xi Wang, Nan Guan, Zhe Jiang

分类: cs.AR, cs.AI

发布日期: 2026-04-07

💡 一句话要点

UVM^2：一种基于LLM的自动化UVM机器，用于RTL验证，显著提升验证效率。

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: RTL验证 UVM 大型语言模型 自动化测试平台生成 覆盖率驱动优化

📋 核心要点

  1. 集成电路验证是耗时耗力的瓶颈，传统UVM方法依赖大量手动编码和领域知识，效率提升受限。
  2. UVM^2利用大型语言模型自动生成和迭代优化UVM测试平台，旨在减少手动工作量并保持验证的严格性。
  3. 实验结果表明，UVM^2显著减少了测试平台设置时间，并优于现有方法，代码和功能覆盖率分别提升20.96%和23.51%。

📝 摘要（中文）

集成电路(IC)开发中，验证是一个主要的瓶颈，消耗了总开发工作的近70%。通用验证方法(UVM)在工业界被广泛使用，通过结构化和可重用的测试平台来提高验证效率，但构建这些测试平台和生成足够的激励仍然具有挑战性。这些挑战源于所需的大量手动编码工作、多次EDA工具的重复手动执行，以及驾驭复杂设计的深入领域专业知识。本文提出了UVM^2，一个自动化的验证框架，它利用大型语言模型(LLM)来生成UVM测试平台，并使用覆盖率反馈迭代地改进它们，从而显著减少了手动工作，同时保持了严格的验证。为了评估UVM^2，我们引入了一个包含高达1.6K行RTL设计的基准测试套件。结果表明，与经验丰富的工程师相比，UVM^2将测试平台设置时间减少了高达UVM^2，并实现了平均87.44%的代码覆盖率和89.58%的功能覆盖率，分别优于最先进的解决方案20.96%和23.51%。

🔬 方法详解

问题定义：论文旨在解决集成电路RTL验证中，采用UVM方法构建测试平台和生成测试激励时，需要大量手动编码、重复执行EDA工具以及依赖领域专家知识的问题。现有方法的痛点在于效率低、成本高，且难以保证验证的全面性。

核心思路：论文的核心思路是利用大型语言模型（LLM）的强大代码生成和理解能力，自动化生成UVM测试平台，并结合覆盖率反馈进行迭代优化。通过LLM，可以减少人工编写代码的工作量，提高测试平台的生成效率。

技术框架：UVM^2框架包含以下主要模块：1) LLM驱动的测试平台生成器：根据RTL设计描述，利用LLM自动生成UVM测试平台代码。2) 覆盖率反馈模块：收集测试平台的覆盖率数据，并将其反馈给LLM。3) LLM驱动的测试平台优化器：根据覆盖率反馈，利用LLM迭代优化测试平台，提高覆盖率。整体流程是一个迭代的过程，通过不断生成、测试和优化，最终达到较高的验证覆盖率。

关键创新：最重要的技术创新点在于将大型语言模型引入到RTL验证流程中，实现了UVM测试平台的自动化生成和优化。与现有方法相比，UVM^2无需大量人工干预，能够显著提高验证效率和覆盖率。

关键设计：论文中未明确给出关键的参数设置、损失函数、网络结构等技术细节。LLM的具体选择和prompt设计是影响UVM^2性能的关键因素，但论文中未详细描述。具体的覆盖率指标（如代码覆盖率、功能覆盖率）被用作反馈信号，指导LLM进行测试平台的优化。

🖼️ 关键图片

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📊 实验亮点

实验结果表明，UVM^2在测试平台设置时间上显著优于人工编写，代码覆盖率和功能覆盖率分别达到87.44%和89.58%，超过现有技术水平20.96%和23.51%。这些数据表明，UVM^2在提高验证效率和覆盖率方面具有显著优势。

🎯 应用场景

UVM^2可应用于各种集成电路RTL设计的验证，尤其适用于复杂度高、规模大的设计。该方法能够显著降低验证成本，缩短开发周期，并提高芯片的可靠性。未来，该技术有望扩展到更广泛的硬件验证领域，例如形式验证和仿真加速。

📄 摘要（原文）

Verification presents a major bottleneck in Integrated Circuit (IC) development, consuming nearly 70% of the total development effort. While the Universal Verification Methodology (UVM) is widely used in industry to improve verification efficiency through structured and reusable testbenches, constructing these testbenches and generating sufficient stimuli remain challenging. These challenges arise from the considerable manual coding effort required, repetitive manual execution of multiple EDA tools, and the need for in-depth domain expertise to navigate complexthis http URL, we present UVM^2, an automated verification framework that leverages Large Language Models (LLMs) to generate UVM testbenches and iteratively refine them using coverage feedback, significantly reducing manual effort while maintaining rigorous verificationthis http URLevaluate UVM^2, we introduce a benchmark suite comprising Register Transfer Level (RTL) designs of up to 1.6K lines ofthis http URLresults show that UVM^2 reduces testbench setup time by up to UVM^2 compared to experienced engineers, and achieve average code and function coverage of 87.44% and 89.58%, outperforming state-of-the-art solutions by 20.96% and 23.51%, respectively.