DUET: Agentic Design Understanding via Experimentation and Testing

📄 arXiv: 2512.06247v2 📥 PDF

作者: Gus Henry Smith, Sandesh Adhikary, Vineet Thumuluri, Karthik Suresh, Vivek Pandit, Kartik Hegde, Hamid Shojaei, Chandra Bhagavatula

分类: cs.SE, cs.AI, cs.AR

发布日期: 2025-12-06 (更新: 2026-01-22)

💡 一句话要点

DUET：通过实验和测试实现Agentic设计理解，提升硬件设计任务性能

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 硬件设计 寄存器传输级 大型语言模型 形式验证 EDA工具

📋 核心要点

  1. 大型语言模型在硬件设计任务中面临挑战，难以从RTL代码的语法中推断出复杂行为。
  2. DUET通过迭代实验和测试，利用EDA工具验证假设，从而自下而上地理解硬件设计。
  3. 实验结果表明，DUET能够显著提升AI Agent在形式验证等任务中的性能。

📝 摘要（中文）

本文提出了一种名为DUET的通用方法，旨在通过实验和测试来提升AI Agent对硬件设计的理解能力。大型语言模型（LLM）在解决日益复杂的软件工程挑战中发挥着作用，但在硬件设计任务中表现不佳。寄存器传输级（RTL）代码对LLM提出了独特的挑战，因为它使用SystemVerilog的底层语言特性编码了复杂的、动态的、随时间演变的行为。LLM难以仅从RTL的语法中推断出这些复杂的行为，这限制了它们完成代码补全、文档编写或验证等下游任务的能力。DUET模仿硬件设计专家理解复杂设计的方式：不仅通过一次性阅读RTL，还通过使用多种工具进行迭代实验。DUET迭代地生成假设，使用EDA工具（例如，仿真、波形检查和形式验证）对其进行测试，并整合结果以构建对设计的自下而上的理解。评估结果表明，与没有实验的基线流程相比，DUET提高了AI Agent在形式验证方面的性能。

🔬 方法详解

问题定义：论文旨在解决大型语言模型（LLM）在理解和处理寄存器传输级（RTL）硬件设计代码时遇到的困难。现有的方法主要依赖于LLM直接解析RTL代码的语法，但RTL代码的复杂性和动态特性使得LLM难以准确推断其行为，从而影响了代码补全、文档生成和验证等任务的性能。

核心思路：DUET的核心思路是模仿硬件设计专家理解复杂设计的方式，即通过迭代实验和测试来逐步构建对设计的理解。不同于一次性阅读RTL代码，DUET通过生成假设、使用EDA工具进行验证，并整合验证结果，从而实现对设计的自下而上的理解。

技术框架：DUET的整体框架包含以下几个主要阶段：1) 假设生成：AI Agent根据RTL代码生成关于设计行为的假设。2) 实验与测试：使用EDA工具（如仿真器、波形查看器和形式验证工具）对生成的假设进行验证。3) 结果整合：将实验和测试的结果整合起来，更新对设计的理解。4) 迭代：重复上述过程，不断完善对设计的理解。

关键创新：DUET的关键创新在于其Agentic设计理解方法，它将LLM与EDA工具相结合，通过迭代实验和测试来弥补LLM在直接解析RTL代码方面的不足。这种方法模拟了人类专家理解硬件设计的过程，能够更准确地推断RTL代码的行为。

关键设计：DUET的关键设计包括：1) 如何有效地生成关于设计行为的假设；2) 如何选择合适的EDA工具进行验证；3) 如何整合实验和测试的结果，并将其反馈给LLM以更新其对设计的理解。具体的参数设置、损失函数和网络结构等技术细节在论文中未详细说明，属于未知信息。

📊 实验亮点

论文的主要实验结果表明，DUET方法能够显著提高AI Agent在形式验证任务中的性能。与没有实验的基线流程相比，DUET能够更准确地验证RTL代码的正确性，从而减少硬件设计中的错误。具体的性能提升幅度在论文中有所体现，但未在此处明确量化。

🎯 应用场景

DUET方法具有广泛的应用前景，可以应用于自动化硬件设计、验证和调试等领域。通过提升AI Agent对硬件设计的理解能力，可以加速硬件开发流程，降低开发成本，并提高硬件设计的质量。未来，DUET可以进一步扩展到更复杂的硬件设计任务，例如SoC设计和异构系统设计。

📄 摘要（原文）

AI agents powered by large language models (LLMs) are being used to solve increasingly complex software engineering challenges, but struggle with hardware design tasks. Register Transfer Level (RTL) code presents a unique challenge for LLMs, as it encodes complex, dynamic, time-evolving behaviors using the low-level language features of SystemVerilog. LLMs struggle to infer these complex behaviors from the syntax of RTL alone, which limits their ability to complete all downstream tasks like code completion, documentation, or verification. In response to this issue, we present DUET: a general methodology for developing Design Understanding via Experimentation and Testing. DUET mimics how hardware design experts develop an understanding of complex designs: not just via a one-off readthrough of the RTL, but via iterative experimentation using a number of tools. DUET iteratively generates hypotheses, tests them with EDA tools (e.g., simulation, waveform inspection, and formal verification), and integrates the results to build a bottom-up understanding of the design. In our evaluations, we show that DUET improves AI agent performance on formal verification, when compared to a baseline flow without experimentation.