VerilogLAVD: LLM-Aided Rule Generation for Vulnerability Detection in Verilog

📄 arXiv: 2508.13092v3 📥 PDF

作者: Xiang Long, Yingjie Xia, Xiyuan Chen, Li Kuang

分类: cs.CR, cs.AI

发布日期: 2025-08-18 (更新: 2025-08-21)

💡 一句话要点

提出VerilogLAVD以解决Verilog硬件漏洞检测问题

🎯 匹配领域: 支柱九：具身大模型 (Embodied Foundation Models)

关键词: 硬件漏洞检测 Verilog 大型语言模型 图遍历 安全性 CWE 抽象语法树 数据依赖图

📋 核心要点

  1. 现有的Verilog漏洞检测技术依赖于专业的安全知识，限制了其在实际应用中的可用性。
  2. 提出的VerilogLAVD利用LLMs生成基于VeriPG的检测规则，结合语法和语义信息以提高检测准确性。
  3. 在77个Verilog设计的评估中，VerilogLAVD的F1分数达到0.54，显著优于现有方法。

📝 摘要（中文）

在硬件设计早期阶段及时检测漏洞对于降低修复成本至关重要。现有的早期检测技术通常需要专业的安全知识，限制了其可用性。近期的研究探索了使用大型语言模型（LLMs）进行Verilog漏洞检测，但LLMs在捕捉Verilog代码结构方面存在困难，导致检测结果不一致。为此，我们提出了VerilogLAVD，这是首个基于LLM的图遍历规则生成方法，用于Verilog漏洞检测。我们的方案引入了Verilog属性图（VeriPG），作为Verilog代码的统一表示，结合了从抽象语法树（AST）提取的语法特征与来自控制流和数据依赖图的语义信息。我们利用LLMs从通用弱点枚举（CWE）描述中生成基于VeriPG的检测规则，这些规则指导规则执行器遍历VeriPG以寻找潜在漏洞。通过对77个Verilog设计的实证评估，VerilogLAVD在12种CWE类型上实现了0.54的F1分数，相较于仅使用LLM和结合外部知识的基线，分别提高了0.31和0.27。

🔬 方法详解

问题定义：本论文旨在解决Verilog硬件设计中的漏洞检测问题，现有方法往往需要深厚的安全知识，导致检测效率低下和结果不一致。

核心思路：VerilogLAVD通过引入Verilog属性图（VeriPG），将Verilog代码的语法特征与语义信息结合，利用LLMs生成检测规则，从而实现更准确的漏洞检测。

技术框架：整体架构包括数据收集、VeriPG构建、规则生成和规则执行四个主要模块。首先，从开源库和合成数据中构建数据集；然后生成VeriPG，接着利用LLMs生成检测规则，最后通过规则执行器遍历VeriPG寻找漏洞。

关键创新：最重要的创新在于提出了VeriPG作为Verilog代码的统一表示形式，结合了AST的语法特征与控制流和数据依赖图的语义信息，显著提升了漏洞检测的准确性。

关键设计：在规则生成过程中，使用了CWE描述作为输入，结合LLMs的生成能力，确保生成的规则能够有效指导漏洞检测。

📊 实验亮点

在77个Verilog设计的实证评估中，VerilogLAVD实现了0.54的F1分数，相较于仅使用LLM的基线提高了0.31，较结合外部知识的基线提高了0.27，显示出显著的性能提升。

🎯 应用场景

该研究的潜在应用领域包括硬件设计验证、嵌入式系统安全和集成电路设计等。通过提高早期漏洞检测的效率，VerilogLAVD能够显著降低后期修复成本，提升硬件设计的安全性和可靠性，具有重要的实际价值和广泛的应用前景。

📄 摘要（原文）

Timely detection of hardware vulnerabilities during the early design stage is critical for reducing remediation costs. Existing early detection techniques often require specialized security expertise, limiting their usability. Recent efforts have explored the use of large language models (LLMs) for Verilog vulnerability detection. However, LLMs struggle to capture the structure in Verilog code, resulting in inconsistent detection results. To this end, we propose VerilogLAVD, the first LLM-aided graph traversal rule generation approach for Verilog vulnerability detection. Our approach introduces the Verilog Property Graph (VeriPG), a unified representation of Verilog code. It combines syntactic features extracted from the abstract syntax tree (AST) with semantic information derived from control flow and data dependency graphs. We leverage LLMs to generate VeriPG-based detection rules from Common Weakness Enumeration (CWE) descriptions. These rules guide the rule executor that traversal VeriPG for potential vulnerabilities. To evaluate VerilogLAVD, we build a dataset collected from open-source repositories and synthesized data. In our empirical evaluation on 77 Verilog designs encompassing 12 CWE types, VerilogLAVD achieves an F1-score of 0.54. Compared to the LLM-only and LLM with external knowledge baselines, VerilogLAVD improves F1-score by 0.31 and 0.27, respectively.